Персона: Новиков, Григорий Григорьевич
Загружается...
Email Address
Birth Date
Научные группы
Организационные подразделения
Организационная единица
Институт интеллектуальных кибернетических систем
Цель ИИКС и стратегия развития - это подготовка кадров, способных противостоять современным угрозам и вызовам, обладающих знаниями и компетенциями в области кибернетики, информационной и финансовой безопасности для решения задач разработки базового программного обеспечения, повышения защищенности критически важных информационных систем и противодействия отмыванию денег, полученных преступным путем, и финансированию терроризма.
Статус
Фамилия
Новиков
Имя
Григорий Григорьевич
Имя
5 results
Результаты поиска
Теперь показываю 1 - 5 из 5
- ПубликацияОткрытый доступАРБИТР ДИСПЕТЧЕРА ЗАДАЧ ПАРАЛЛЕЛЬНОЙ СТРУКТУРЫ(НИЯУ МИФИ, 2023) Новиков, Г. Г.; Ядыкин, И. М.; Ядыкин, Игорь Михайлович; Новиков, Григорий ГригорьевичИзобретение относится к области вычислительной техники и может быть использовано для арбитража в многопроцессорных системах обработки информации для распараллеливания потока заявок. Техническим результатом изобретения является расширение функциональных возможностей в части возможности параллельного выявления канала обработки с минимальным рангом приоритета и сравнения с рангом приоритета входной задачи. Устройство содержит N каналов обработки задач, внешнюю шину входной заявки IP и N внешних шин параметров каналов IC1, IC2, …, ICN, внешнюю шину приоритета входной заявки IPR, N внешних шин приоритетов каналов IK1, IK2, …, IKN, N внутренних шин приоритетов каналов BZ1, BZ2, …, BZN в унитарном коде «1 из М», внутренние шины рангов приоритета BV, многоразрядного единичного кода младшего приоритета BW, входного приоритета в унитарном коде BPR, каналов младшего приоритета ВК, а также группу из N блоков анализа параметров 11, 12, …, 1N, группу из N дешифраторов 41, 42, …, 4N, дешифратор входного приоритета 5, группы элементов ИЛИ, группы элементов запрета И с инверсными входами, группу из N блоков анализа готовности каналов 81, 82, …, 8N, элементы И, группы элементов И, элементы ИЛИ и элемент ИЛИ-НЕ. 1 ил., 1 табл.
- ПубликацияОткрытый доступУСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ШАБЛОНОВ БИТ И ИНТЕРВАЛОВ МЕЖДУ ШАБЛОНАМИ БИТ(НИЯУ МИФИ, 2024) Новиков, Г. Г.; Ядыкин, И. М.; Ядыкин, Игорь Михайлович; Новиков, Григорий ГригорьевичИзобретение относится к области вычислительной техники. Технический результат заключается в расширении арсенала средств того же назначения, в части возможности детектирования и разделения перекрывающихся и неперекрывающихся шаблонов заданной разрядности. Устройство содержит внешний вход данных ID, группы внешних входов шаблона IS и входов IK задания разрядности входного шаблона IS, группы внешних выходов данных QB, количества перекрывающихся шаблонов QS, количества неперекрывающихся шаблонов QN, а также содержит первый RS-триггер пуска-останова TSS 1, второй триггер задержки TZ 2, первый элемент ИЛИ 3, первый элемент И 4, первый счетчик количества перекрывающихся шаблонов CTS 5, второй счетчик количества неперекрывающихся шаблонов CTN 6, второй элемент И 7, второй элемент ИЛИ 8, третий вычитающий счетчик разрядов шаблона СТК 9, четвертый счетчик интервалов CTI 10, выходной буфер ОВ 11, первый регистр сдвига бит интервалов RI 12, третий триггер первого бита интервала TRI 13, первую группу элементов И с инверсным входом 141, 142,…, 14К, третий элемент ИЛИ 15, вторую 161, 162,…, 16К и третью 171, 172,…, 17К группы элементов И, второй регистр сдвига входных данных RD 18, группу элементов ИЛИ 191, 192,… 19(К-1), дешифратор DC 20, компаратор СОМР 21, а также введены внешние входы тактового сигнала IC, пуска устройства START, остановки устройства STOP и внутренние шины дешифрации разрядов BDC, первого операнда сравнения ВА, второго операнда сравнения ВВ и бит интервала BU, внутренние флаги разрешения шаблонов FE, равенства FEQ, загрузки счетчика FL, неперекрывающихся шаблонов FN, перекрывающихся шаблонов FS, первого состояния счетчика FS1 и единичного интервала FU, внешняя шина управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ. 3 ил.
- ПубликацияОткрытый доступУСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ПЕРЕКРЫВАЮЩИХСЯ И НЕПЕРЕКРЫВАЮЩИХСЯ ШАБЛОНОВ БИТ В ДВОИЧНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ(НИЯУ МИФИ, 2023) Новиков, Г. Г.; Ядыкин, И. М.; Ядыкин, Игорь Михайлович; Новиков, Григорий ГригорьевичИзобретение относится к устройству для детектирования перекрывающихся и неперекрывающихся шаблонов бит в двоичной последовательности. Технический результат заключается в возможности детектирования перекрывающихся и неперекрывающихся шаблонов во входной последовательности данных. Устройство содержит вход данных ID, группы внешних входов шаблона IS и задания разрядности входного шаблона IK, группы внешних выходов данных QB, количества перекрывающихся шаблонов QS и количества неперекрывающихся шаблонов QN, а также содержит первый RS-триггер пуска-останова TSS 1, второй триггер задержки TZ 2, первый счетчик бит СТВ 3, выходной буфер ОВ 4, первый элемент И с инверсным входом 5, первый элемент ИЛИ 6, третий триггер записи TW 7, второй элемент ИЛИ 8, второй вычитающий счетчик разрядов шаблона СТК 9, второй элемент И 10, третий элемент И 11, третий счетчик количества перекрывающихся шаблонов CTS 12, четвертый счетчик количества неперекрывающихся шаблонов CTN 13, регистр сдвига входных данных RD 14, дешифратор DC 15, группу из (К-1) элементов ИЛИ 161, 162, …, 16(K-1), первую группу из К элементов И 171, 172, …, 17K, вторую группу из К элементов И 181, 182, …, 18K и компаратор СОМР 19, а также в него введены внешние входы тактового сигнала IС, пуска устройства START, остановки устройства STOP и внутренние шины дешифрации разрядов BDC, первого операнда сравнения ВА и второго операнда сравнения ВВ, внутренние флаги равенства FEQ, загрузки счетчика СТК FL, неперекрывающихся шаблонов FN, разрешения шаблонов FS, первого состояния счетчика СТК FS1, задержки старта FZS и записи FW, внешняя шина управления обменом ЕО, внешние флаг «Буфер заполнен» FF и флаг «Буфер пуст» FZ. 3 ил.
- ПубликацияОткрытый доступУСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ПЕРЕКРЫВАЮЩИХСЯ ШАБЛОНОВ БИТ В ДВОИЧНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ(НИЯУ МИФИ, 2023) Новиков, Г. Г.; Ядыкин, И. М.; Ядыкин, Игорь Михайлович; Новиков, Григорий ГригорьевичИзобретение относится к области вычислительной техники. Технический результат заключается в детектировании IК-разрядных групп во входном N-разрядном двоичном числе, соответствующие IК разрядному заданному шаблону групп IS, который содержит заданную последовательность единичных и нулевых бит. Устройство содержит внешний вход данных ID, группу внешних входов шаблона IS, содержащую К разрядов, группу внешних входов IK задания разрядности входного шаблона IS, содержащую m разрядов, группу внешних выходов данных QB, группу внешних выходов количества шаблонов QS, а также содержит RS-триггер пуска-останова TSS 1, первый счетчик бит СТВ 2, выходной буфер ОВ 3, второй вычитающий счетчик разрядов шаблона СТК 4, элемент И 5, регистр сдвига входных данных RD 6, дешифратор DC 7, группу из (К-1) элементов ИЛИ 81, 82, 8(К-1), первую группу из К элементов И, вторую группу из К элементов И, компаратор СОМР 11 и третий счетчик количества шаблонов CTS 12, а также введены внешние входы тактового сигнала IC, пуска устройства START, остановки устройства STOP и внутренние шина дешифрации разрядов BDC. 3 ил.
- ПубликацияОткрытый доступУСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ГРУПП ЕДИНИЧНЫХ БИТ В БЛОКАХ ДВОИЧНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ(НИЯУ МИФИ, 2023) Новиков, Г. Г.; Ядыкин, И. Н.; Новиков, Григорий Григорьевич; Ядыкин, Игорь МихайловичИзобретение относится к устройствам обработки данных. Технический результат заключается в расширении арсенала средств того же назначения, в части возможности детектирования групп единичных бит, определение количества заданных групп и выявление максимальных групп в двоичных блоках, а также подсчет единичных групп во входной последовательности. Устройство содержит внешний вход данных ID последовательного ввода К-разрядных блоков данных ВВ из входной N-разрядной бинарной последовательности данных, группу внешних выходов групп QB, группу внешних выходов максимальных групп ОН, группу внешних шин количества единичных групп Q1, Q2, …, Q(М+1) (где М - разрядности детектируемых единичных групп, 1≤М≤К), счетчик тактов СТС 1, счетчик единичных бит СТВ 2, дешифратор 3, инвертор 4, выходной буфер групп ОВ 5, группу из (М+1) счетчиков единичных групп 61, 62, …, 6(M+1), группу из (М+1) сумматоров 71, 72, …, 7(M+1), группу из (М+1) регистров 81, 82, …, 8(M+1), первый элемент ИЛИ 9, группу из (К-1) элементов ИЛИ 101, 102, …, 10(К-1), группу из (К-1) элементов И с инверсным входом 111, 112, …, 11(К-1), второй элемент ИЛИ 12, регистр максимальной группы RH 13, регистр приоритета RPR 14 и выходной буфер максимальных групп ОН 15, а также введены внешние входы тактовый IC, синхронной установки в нулевое состояние IR и разрешения работы ICE, внутренние шины количества единичных бит в группе BD, унитарного кода BDC, старшей группы BS и приоритета BPR, внутренние флаги начала блока F0, разрешения счета FE и максимума FH, внешние шины управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ. 2 ил.