Патенты
Постоянный URI для этой коллекции
Обзор
Просмотр Патенты по Ключевые слова "Вычислительная техника"
Теперь показываю 1 - 6 из 6
Количество результатов на страницу
Sort Options
- ПубликацияОткрытый доступАРБИТР ДИСПЕТЧЕРА ЗАДАЧ ПАРАЛЛЕЛЬНОЙ СТРУКТУРЫ(НИЯУ МИФИ, 2023) Новиков, Г. Г.; Ядыкин, И. М.; Ядыкин, Игорь Михайлович; Новиков, Григорий ГригорьевичИзобретение относится к области вычислительной техники и может быть использовано для арбитража в многопроцессорных системах обработки информации для распараллеливания потока заявок. Техническим результатом изобретения является расширение функциональных возможностей в части возможности параллельного выявления канала обработки с минимальным рангом приоритета и сравнения с рангом приоритета входной задачи. Устройство содержит N каналов обработки задач, внешнюю шину входной заявки IP и N внешних шин параметров каналов IC1, IC2, …, ICN, внешнюю шину приоритета входной заявки IPR, N внешних шин приоритетов каналов IK1, IK2, …, IKN, N внутренних шин приоритетов каналов BZ1, BZ2, …, BZN в унитарном коде «1 из М», внутренние шины рангов приоритета BV, многоразрядного единичного кода младшего приоритета BW, входного приоритета в унитарном коде BPR, каналов младшего приоритета ВК, а также группу из N блоков анализа параметров 11, 12, …, 1N, группу из N дешифраторов 41, 42, …, 4N, дешифратор входного приоритета 5, группы элементов ИЛИ, группы элементов запрета И с инверсными входами, группу из N блоков анализа готовности каналов 81, 82, …, 8N, элементы И, группы элементов И, элементы ИЛИ и элемент ИЛИ-НЕ. 1 ил., 1 табл.
- ПубликацияОткрытый доступГЕНЕРАТОР ПСЕВДОСЛУЧАЙНЫХ ЧИСЕЛ(2024) Иванов, М. А.; Вражнов, Г. А.; Хорошаев, М. А.; Иванов, Михаил АлександровичНастоящее техническое решение относится к области вычислительной техники для электросвязи. Технический результат заключается в увеличении периода формируемой последовательности. Технический результат достигается за счёт того, что генератор псевдослучайных чисел, состоящий из двух регистров разрядности n, блока сложения в GF(2n), двух блоков умножения в GF(2n), где выходы второго регистра соединены со входами блоков умножения в GF(2n), выходы первого блока умножения в GF(2n) соединены со входами первого регистра, выходы второго блока умножения в GF(2n) соединены с первыми входами блока сложения в GF(2n), вторые входы которого соединены с выходами первого регистра, дополнительно содержит второй блок сложения в GF(2n) и блок сложения по модулю 2n, причем выходы первого блока умножения в GF(2n) подключены к первым входам второго блока сложения в GF(2W) и третьим входам первого блока сложения в GF(2n), выходы которого соединены с первыми входами блока сложения по модулю 2n, вторые входы которого образуют управляющие входы генератора, вторые входы второго блока сложения в GF(2n) соединены с выходами блока сложения по модулю 2n, а выходы второго блока сложения в GF(2n) соединены со входами второго регистра. 4 ил.
- ПубликацияОткрытый доступУСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КУМУЛЯТИВНЫХ СУММ В ДВОИЧНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ(НИЯУ МИФИ, 2024) Ядыкин, И. М.; Ядыкин, Игорь МихайловичИзобретение относится к области вычислительной техники, в частности к устройствам обработки данных. Технический результат заключается в обеспечении возможности вычисления кумулятивных сумм, детектировании и подсчете циклов отклонения сумм от нуля, а также определении соотношения между количеством единичных и нулевых бит во входной последовательности. Технический результат достигается за счет того, что устройство содержит внешний вход данных, группы внешних выходов количества циклов и параметров цикла, первый RS-триггер пуска-останова, второй триггер задержки, элемент И, элемент ИЛИ, первый реверсивный счетчик бит, элемент ИЛИ-НЕ, регистр флагов, третий триггер первого бита цикла, второй счетчик количества циклов, третий счетчик интервала и выходной буфер, а также введены внешние входы тактового сигнала, пуска устройства START и остановки устройства STOP, внутренние флаг нулевого состояния счетчика бит, флаг конца цикла и флаг записи, внешняя шина управления обменом, внешние флаг «Буфер заполнен», флаг «Буфер пуст», флаг «равенства нулевых и единичных бит» и флаг «единиц больше нулей». 3 ил.
- ПубликацияОткрытый доступУСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ГРУПП ЕДИНИЧНЫХ БИТ И МАКСИМАЛЬНЫХ ГРУПП В БЛОКАХ БИНАРНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ(НИЯУ МИФИ, 2024) Ядыкин, И. М.; Ядыкин, Игорь МихайловичИзобретение относится к области вычислительной техники, в частности к устройствам обработки данных. Технический результат заключается в реализации возможности определения максимальной группы единичных бит в двоичной входной последовательности. Технический результат достигается за счет того, что в устройство детектирования групп единичных бит дополнительно введены внешние входы тактовый, синхронной установки в нулевое состояние и разрешения работы, внутренние шины данных, совпадения, старшей группы, количества единиц в группе и приоритета, внутренний флаг начала блока и внутренний флаг максимума, внешние шины управления обменом, внешние флаги «Буфер заполнен» и «Буфер пуст». 2 ил.
- ПубликацияОткрытый доступУСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ЗАДАННЫХ К-РАЗРЯДНЫХ ГРУПП ЕДИНИЧНЫХ БИТ В БЛОКАХ ДАННЫХ(НИЯУ МИФИ, 2024) Ядыкин, И. М.; Ядыкин, Игорь МихайловичНастоящее техническое решение относится к области вычислительной техники. Технический результат заключается в обеспечении возможности детектирования групп единичных бит заданной разрядности, определении количества заданных групп и их размещении в блоках данных. Технический результат достигается за счет того, что устройство содержит внешнюю N разрядную входную шину данных ID блоков данных G, внешнюю М разрядную шину задания разрядности групп IU (где M≤N, К≤М), группу внешних выходов количества групп в блоке QK, группу внешних выходов начальных разрядов групп в блоке QB, первую группу из (N-M+1)-го блоков детектирования 11, 12, …, 1(N-M+1), первые группы 21, 22, …, 2M, из М элементов ИЛИ с инверсным входом первой группы блоков детектирования 11, 12, …, 1(N-M+1), вторую группу из (M-1)-го блоков детектирования 31, 32, …, 3(M-1), вторые группы из I элементов ИЛИ с инверсным входом 41, 42, …, 4(M-1) соответствующих одноименных I-ых блоков детектирования второй группы 31, 32, …, 3(M-1), (где I=1, … (М-1)), первую группу из (N-M+1)-го элементов И, 51, 52, …, 5(N-M+1), вторую группу из (M-1)-го элементов И с инверсными входами 61, 62, …, 6(M-1), третью группу из (N-1)-го элементов И с инверсным входом 71, 73,…, 7N и блок счета единиц 8, а также введена внутренняя N разрядная шина начальных разрядов групп ВВ. 2 ил.
- ПубликацияОткрытый доступУСТРОЙСТВО ДЛЯ ДЕТЕКТИРОВАНИЯ ШАБЛОНОВ БИТ И ИНТЕРВАЛОВ МЕЖДУ ШАБЛОНАМИ БИТ(НИЯУ МИФИ, 2024) Новиков, Г. Г.; Ядыкин, И. М.; Ядыкин, Игорь Михайлович; Новиков, Григорий ГригорьевичИзобретение относится к области вычислительной техники. Технический результат заключается в расширении арсенала средств того же назначения, в части возможности детектирования и разделения перекрывающихся и неперекрывающихся шаблонов заданной разрядности. Устройство содержит внешний вход данных ID, группы внешних входов шаблона IS и входов IK задания разрядности входного шаблона IS, группы внешних выходов данных QB, количества перекрывающихся шаблонов QS, количества неперекрывающихся шаблонов QN, а также содержит первый RS-триггер пуска-останова TSS 1, второй триггер задержки TZ 2, первый элемент ИЛИ 3, первый элемент И 4, первый счетчик количества перекрывающихся шаблонов CTS 5, второй счетчик количества неперекрывающихся шаблонов CTN 6, второй элемент И 7, второй элемент ИЛИ 8, третий вычитающий счетчик разрядов шаблона СТК 9, четвертый счетчик интервалов CTI 10, выходной буфер ОВ 11, первый регистр сдвига бит интервалов RI 12, третий триггер первого бита интервала TRI 13, первую группу элементов И с инверсным входом 141, 142,…, 14К, третий элемент ИЛИ 15, вторую 161, 162,…, 16К и третью 171, 172,…, 17К группы элементов И, второй регистр сдвига входных данных RD 18, группу элементов ИЛИ 191, 192,… 19(К-1), дешифратор DC 20, компаратор СОМР 21, а также введены внешние входы тактового сигнала IC, пуска устройства START, остановки устройства STOP и внутренние шины дешифрации разрядов BDC, первого операнда сравнения ВА, второго операнда сравнения ВВ и бит интервала BU, внутренние флаги разрешения шаблонов FE, равенства FEQ, загрузки счетчика FL, неперекрывающихся шаблонов FN, перекрывающихся шаблонов FS, первого состояния счетчика FS1 и единичного интервала FU, внешняя шина управления обменом ЕО, внешние флаги «Буфер заполнен» FF и «Буфер пуст» FZ. 3 ил.